TSMC: кэш SRAM для CPU и GPU достиг пределов масштабирования – кэш-память процессоров перестанет стремительно расти, а разработка подорожает

В этом году 68-я ежегодная конференция IEEE International Electron Devices Meeting (IEDM) развернулась вернулась в полную силу, собрав в очном порядке почти 1500 инженеров со всего мира в Сан-Франциско.

Среди множества материалов академического и прикладного характера, касающихся развития отрасли, наибольший резонанс произвел доклад TSMC о дальнейшей перспективае масштабирования плотности кэш-памяти SRAM. Если коротко – оно остановилось. В то время, как системная логика процессоров все еще имеет резерв масштабирования, используемые в промышленности технологии более не способны значительно увеличить плотность SRAM.

На конференции TSMC рассказала своем исходном базовом узле N3B и об улучшенном его варианте N3E. Что интересно, для нового узла N3E размер битовой ячейки SRAM высокой плотности совсем не уменьшился. Площадь битовой ячейки составляет 0,021 мкм² – ровно столько же, как у узла N5. Вариант N3B, который, как ожидается, не будет использоваться большинстве продуктов, имеет меньшую ячейку SRAM, однако его 0,0199 мкм² – это сокращение всего на 5% по сравнению с техпроцессом N5. Что касается приблизительной плотности памяти, для N3E она составляет примерно 31,8 МБ/мм² и может увеличиться до 33,55 МБ/мм² или на 1,75 МБ/мм².

Чтобы представить темпы и возможности развития процессоров в перспективе, заметим,что в то время как N3B и N3E обеспечивают 1,6-кратное и 1,7-кратное масштабирование транзисторов на уровне микросхемы, масштабирование SRAM составляет всего 1-1,05 раза. По прежнему можно ожидать, что TSMC продолжит создание более плотных битовых ячеек SRAM для N3, но существенных изменений на этом пути не будет.

Замедление масштабирования SRAM не ограничивается только TSMC, проблема существует уже довольно давно.